Altera プログラマブルロジック開発ツール FPGA Arria V GT

Altera Arria® V GT FPGA開発キットは、完全なFPGA設計の開発及びシステム環境でのテストに必要なハードウェアとソフトウェアの両方を備えた包括的な設計環境です。

ユニット1
Arria V GT FPGA: 5AGTFD7K3F40I3N
1152MB x 72 DDR3 SDRAM
4.5 MB(1 MB x 36)QDR II+ SRAM
1Gbシンクフラッシュ(x16)
PCI Express (PCIe) x8エッジコネクタ
HSMCポートA(8トランシーバチャンネル)
USB 2.0
ギガビットイーサネット通信
チップツーチップブリッジ、29 LVDS入力、29 LVDS出力、x8 トランシーバ付き
2 x SFP+チャンネル
Bull's Eyeコネクタ(3 x 10Gbpsトランシーバチャンネル)
SMAコネクタ(10Gbpsトランシーバチャンネル)
構成: JTAG、高速パッシブパラレル(PFL)パラレルフラッシュローダ(PFL)
ボタン、スイッチ、LED及びディスプレイ
CPUリセットプッシュボタン
ユーザープッシュボタン x 3
DIPスイッチ x 8
ユーザーLED x 16 (2色ダイオード x 8を含む)
PCIe LED x 3
HSMAステータスLED x 3
16文字2行のLCDディスプレイ

ユニット2
Arria V GT FPGA: 5AGTFD7K3F40I3N
x64 DDR3 SDRAM ソフトコントローラ(又はx32ハード知的財産(IP)コントローラ)
HSMCポートB(4トランシーバチャンネル)
FMCポート(10トランシーバチャンネル)
チップツーチップブリッジ、29 LVDS入力、29 LVDS出力、x8 トランシーバ付き
シリアルデジタルインターフェイス(SDI)チャンネル
Bull's Eyeコネクタ(6Gbpsトランシーバチャンネル)
Bull's Eyeコネクタ(10Gbpsトランシーバチャンネル)
SMAコネクタ(10Gbpsトランシーバチャンネル)
構成: JTAG、高速パッシブパラレル(PFL)パラレルフラッシュローダ(PFL)
ボタン、スイッチ、LED及びディスプレイ
CPUリセットプッシュボタン
ユーザープッシュボタン x 3
DIPスイッチ x 8
ユーザーLED x 16 (2色ダイオード x 8を含む)

EPM2210GF324システムコントローラ
EPM570GM100オンボードUSB-Blaster IIダウンロードケーブル
クロック: 50 MHz及び148.5 MHz発振器
100M Hz及び4 x 4出力プログラマブル発振器
SMA入力(LVPECL)
電力: ラップトップDC入力、PCIeエッジコネクタ
システム監視、電力: (電圧、電流、ワット数)、ユニットのレールあたり

ループバック及びデバッグHSMCカード、Samtec Bull's Eyeアセンブリキット、ケーブル、マニュアル、ソフトウェア

FPGAは、相互接続プログラムを通じて接続された構成可能ロジックブロック(CLB)のマトリクスから構成される半導体デバイスです。 ユーザーは、SRAMをプログラムすることによりこれらの相互接続を決定します。 CLBはシンプル(AND、ORゲートなど)にも、複雑(RAMのブロック)にもできます。 FPGAでは、デバイスが基板にはんだ付けされた後でも設計に変更を加えることが可能です。